《Al 加速计算需求，台积电ISSCC展望先进制程和先进封装新技术》

（内容出品方：广发证券）

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核心观点：

AI 加速计算需求，驱动半导体市场走向万亿美元规模。以 ChatGPT 为代表的生成式 AI 改变了半导体行业的 格局，大模型参数量急剧增长的背后是对高能效计算永不满足的需求。生成式 AI 大大加速了半导体市场的增 长，台积电预计 2030 年将达到万亿美元规模。目前，人工智能模型每四个月翻一番，已经超过了摩尔定律的 速度，现有的技术已经无法满足日益增长的人工智能需求。AI 和HPC 将加速半导体技术的迭代，推动新技术 的应用和渗透。

先进制程尺寸微缩放缓，晶体管架构变革和新材料推动摩尔定律延续。在半导体发展的早期，摩尔定律主要靠制造工艺进步带动晶体管尺寸的缩小来实现。但是随着晶圆制造技术逐渐逼近物理极限，晶体管尺寸微缩越来 越难，技术创新的方向逐渐转向架构变化和新材料的使用。当前时间节点，下一代晶体管技术是台积电 N2 采 用的纳米片晶体管。在纳米片晶体管之后，晶体管的下一代晶体管架构是互补场效应晶体管（Complementary Field-Effect Transistor，CFET）。CFET 通过将NMOS 和PMOS 堆叠起来，可以将晶体管密度提高 1.5-2 倍。

先进封装是 HPC/AI 技术平台升级的核心，新技术迭代推动互连密度提升。当前绝大部分 AI 加速器基本上都 采用了基于 CoWoS 集成HBM 的方案。但是目前的技术平台还需要大幅提升才能满足未来的高性能计算需求。先进封装技术升级的核心是提升互连密度以提高数据传输速率。通过 3D 堆叠将键合通道间距缩小到几微米内， 可以实现和片上互连一样高的互连密度，因此 3D 堆叠是封装技术未来的发展方向。

先进制程和先进封装显著提高工艺复杂度，推动半导体设备市场规模持续成长。为了实现 CFET 中 N/P 晶体 管的垂直堆叠，CFET 结构具有更高的工艺复杂度，需要更多的光刻、刻蚀、沉积等关键设备。先进封装中硅 中介层、HBM、3D 封装等涉及多种晶圆制造技术，如光刻、TSV 刻蚀、薄膜沉积、晶圆减薄、化学机械抛光等，这些工艺在传统封装中很少用到，先进封装市场的增长有望带动相关设备市场持续成长。此外，键合工艺 是先进封装中的核心工艺。混合键合技术有望成为未来 3D 垂直堆叠的主要方案。

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